技術(shù)講堂：門電路基礎(chǔ)
2020-3-13新聞
TTL門電路簡介：TTL電路采用雙極型工藝制造，具有高速度和品種多等特點。從六十年代開發(fā)成功第一代產(chǎn)品以來現(xiàn)有以下幾代產(chǎn)品。第一代TTL包括SN54/74系列，（其中54系列工作溫度為-55℃～+125℃，74系列工作溫度為0℃～+75℃)，低功耗系列簡稱lttl，高速系列簡稱HTTL。第二代TTL包括肖特基箝位系列（STTL)和低功耗肖特基系列（LSTTL）。第三代為采用等平面工藝制造的先進(jìn)的STTL(ASTTL)和先進(jìn)的低功耗STTL（ALSTTL）。由于LSTTL和ALSTTL的電路延時功耗積較小，STTL和ASTTL速度很快，因此獲得了廣泛的應(yīng)用。
TTL反相器的基本原理
帶電阻負(fù)載的BJT反相器，其動態(tài)性能不理想。在保持邏輯功能不變的前提下，可以另外增加若干元器以改善其動態(tài)性能，如減少由于BJT基區(qū)電荷存儲效應(yīng)和負(fù)載電容所引起的時延。這需改變反相器輸入電路和輸出電路的結(jié)構(gòu)，以形成TTL反相器的基本電路。下圖就是一個TTL反相器的基本電路。
該電路由三部分組成：
由三極管T1組成電路的輸入級；
由T3、T4和二極管D組成輸出級；
由T2組成的中間級作為輸出級的驅(qū)動電路，將T2的單端輸入信號vI2轉(zhuǎn)換為互補的雙端輸出信號vI3和vI4，以驅(qū)動T3 和T4。
TTL反相器的工作原理
（1）當(dāng)輸入為高電平，如vI＝3.6V時，電源VCC通過Rbl和T1的集電結(jié)向T2、T3提供基極電流，使T2、T3飽和，輸出為低電平，如 vO＝0.2V。此時 VB1＝VBC1＋VBE2＋VBE3＝（0.7＋0.7＋0.7）V＝2.1V
T1的發(fā)射結(jié)處于反向偏置，而集電結(jié)處于正向偏置。所以T1處于發(fā)射結(jié)和集電結(jié)倒置使用的放大狀態(tài)。由于T2和T3飽和，輸出 VC3 ＝0.2V，同時可估算出VC2的值：VC2＝VCE2＋VB3＝（0.2＋0.7）V＝0.9V
此時，VB4＝VC2＝0.9V。作用于T4的發(fā)射結(jié)和二極管D的串聯(lián)支路的電壓為VC2－Vo＝（0.9－0.2）V＝0.7V，顯然，T4和D均截止，實現(xiàn)了反相器的邏輯關(guān)系：輸入為高電平時，輸出為低電平。
（2）當(dāng)輸入為低電平且電壓為0.2V時，T1的發(fā)射結(jié)導(dǎo)通，其基極電壓等于輸入低電壓加上發(fā)射結(jié)正向壓降，即：VB1＝（0.2＋0.7）V＝0.9V
此時VB1作用于T1的集電結(jié)和T2、T3的發(fā)射結(jié)上，所以T2、T3都截止，輸出為高電平。
由于T2截止，VCC通過RC2向T4提供基極電流，致使T4和D導(dǎo)通，其電流流入負(fù)載。
輸出電壓為vO＝Vcc－VBE4－VD＝（5－0.7－0.7）V＝3.6V
同樣也實現(xiàn)了反相器的邏輯關(guān)系：輸入為低電平時，輸出為高電平。
TTL與非門電路
基本TTL反相器不難改變成為多輸入端的與非門。它的主要特點是在電路的輸入端采用了多發(fā)射極的BJT ，如下圖所示。器件中的每一個發(fā)射極能各自獨立地形成正向偏置的發(fā)射結(jié)，并可促使BJT進(jìn)人放大或飽和區(qū)。兩個或多個發(fā)射極可以并聯(lián)地構(gòu)成一大面積的組合發(fā)射極。
下圖是采用多發(fā)射極BJT用作３輸入端TTL與非門的輸入器件的一個實例。當(dāng)任一輸入端為低電平時，T1的發(fā)射結(jié)將正向偏置而導(dǎo)通，T2將截止。結(jié)果將導(dǎo)致輸出為高電平。只有當(dāng)全部輸入端為高電平時，T1將轉(zhuǎn)入倒置放大狀態(tài)，T2和T3均飽和，輸出為低電平。
傳輸延遲時間
這是一個表征門電路開關(guān)速度的參數(shù)，意味著門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長時間。
假設(shè)在門電路的輸入端加入一脈沖波形、其幅度為0～VCC(單位為V)。相應(yīng)的的輸出波形如下圖所示。通常門電路輸出由低電平轉(zhuǎn)換高電平或者由高電平轉(zhuǎn)換到低電平所經(jīng)歷的時間分別用tPLH和tPHL表示，有時也采用平均傳輸延遲時間這一參數(shù)，即tPd＝(tPLH＋tPHL)／2。
TTL或非門
下圖為TTL或非門的邏輯電路及其代表符號。
由圖可見，或非邏輯功能是對TTL與非門的結(jié)構(gòu)改進(jìn)而來，即用兩個三極管T2A和T2B代替T2。
若兩輸入端為低電平，則T2A和T2B均將截止，iB3＝0，輸出為高電平。
若A、B兩輸入端中有一個為高電平，則T2A或T2B將飽和，導(dǎo)致iB3＞0，iB3便使T3飽和，輸出為低電平。這就實現(xiàn)了或非功能。
集電極開路門
在工程實踐中將兩個門的輸出端并聯(lián)以實現(xiàn)與邏輯的功能稱為線與。
考察下圖所示的情況。當(dāng)將圖中所示的兩個邏輯門的輸出連接在一起，并且當(dāng)?shù)谝粋€門的輸出為高電平（第一個門的T4導(dǎo)通），第二個門的輸出為低電平（第二個門的T3導(dǎo)通）時，正如圖中紅線所示將出現(xiàn)一個大電流通道，很可能導(dǎo)致晶體管的損壞。
為了避免線與時的產(chǎn)生大電流，可以采用集電極開路門（簡稱OC門）來解決。所謂集電極開路是指從TTL與非門電路的推挽式輸出級中刪去電壓跟隨器，如下圖所示：
對于一個兩輸入端的OC門，其在電路中的符號可用下圖來表示：
為了實現(xiàn)線與的邏輯功能，可將多個門電路輸出管T3的集電極至電源VCC之間，加一公共的上拉電阻RP，如下圖所示。為了簡明起見，圖中以兩個OC門并聯(lián)為例，其中圖標(biāo)“”表示集電極開路之意。
上拉電阻Rp的值可以這樣來計算，主要考慮OC門必須驅(qū)動一定的拉電流或灌電流負(fù)載。有關(guān)這兩類負(fù)載的概念前已討論，這里仍然適用，所不同的是驅(qū)動門是由多個TTL門的輸出端直接并聯(lián)而成。當(dāng)OC門中的一個TTL門的輸出為低電平，其他為高電平時，灌電流將由一個輸出BJT（如T1或T2）承擔(dān)，這是一種極限情況，此時上拉電阻RP具有限制電流的作用。為保證IOL不超過額定值IOL(max)，必須合理選用RP的值。例如VCC＝5V，RP＝1kΩ，則IOL＝5mA。
三態(tài)與非門（TSL）
利用OC門雖然可以實現(xiàn)線與的功能，但外接電阻Rp的選擇要受到一定的限制而不能取得太小，因此影響了工作速度。同時它省去了有源負(fù)載，使得帶負(fù)載能力下降。為保持推拉式輸出級的優(yōu)點，還能作線與聯(lián)接，人們又開發(fā)了一種三態(tài)與非門，它的輸出除了具有一般與非門的兩種狀態(tài)，即輸出電阻較小的高、低電平狀態(tài)外，還具有高輸出電阻的第三狀態(tài)，稱為高阻態(tài)，又稱為禁止態(tài)。
一個簡單的TSL門的電路如上圖所示。其中CS為片選信號輸入端，A、B為數(shù)據(jù)輸入端。
當(dāng)CS=1時，TSL門電路中的T5處于倒置放大狀態(tài)，T6飽和，T7截止，即其集電極相當(dāng)于開路。此時輸出狀態(tài)將完全取決于數(shù)據(jù)輸入端A、B的狀態(tài)，電路輸出與輸入的邏輯關(guān)系與一般與非門相同。這種狀態(tài)稱為TSL的工作狀態(tài)。
當(dāng)CS=0時T7導(dǎo)通，使T4的基極鉗制于低電平。同時由于低電平的信號送到T1的輸入端，迫使T2和T3截止。這樣T3和T4均截止，門的輸出端L出現(xiàn)開路，既不是低電平，又不是高電平，這就是第三工作狀態(tài)。這樣，當(dāng)CS為高電平時，TSL門的輸出信號送到總線，而當(dāng)CS為低電平時，門的輸出與數(shù)據(jù)總線斷開，此時數(shù)據(jù)總線的狀態(tài)由其他門電路的輸出所決定。
CMOS門電路簡介：CMOS電路是互補型金屬氧化物半導(dǎo)體電路(Complementary Metal-Oxide-Semiconductor)的英文字頭縮寫，它由絕緣場效應(yīng)晶體管組成，由于只有一種載流子，因而是一種單極型晶體管集成電路，其基本結(jié)構(gòu)是一個N溝道MOS管和一個P溝道MOS管。
CMOS工作原理：由于兩管柵極工作電壓極性相反，故將兩管柵極相連作為輸入端，兩個漏極相連作為輸出端，如圖1(a)所示，則兩管正好互為負(fù)載，處于互補工作狀態(tài)。當(dāng)輸入低電平(Vi=Vss)時，PMOS管導(dǎo)通，NMOS管截止，輸出高電平，如圖1(b)所示?！ ぎ?dāng)輸入高電平（Vi=VDD）時，PMOS管截止，NMOS管導(dǎo)通，輸出為低電平，如圖1(c)所示。兩管如單刀雙擲開關(guān)一樣交替工作，構(gòu)成反相器。
CMOS邏輯電平
高速CMOS電路的電源電壓VDD通常為+5V;Vss接地，是0V。 高電平視為邏輯“1”，電平值的范圍為：VDD的65%～VDD(或者VDD-1.5V～VDD)。低電平視作邏輯“0”，要求不超過VDD的35%或0～1.5V。+1.5V～+3.5V應(yīng)看作不確定電平。在硬件設(shè)計中要避免出現(xiàn)不確定電平。
近年來，隨著亞微米技術(shù)的發(fā)展，單片機(jī)的電源呈下降趨勢。低電源電壓有助于降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應(yīng)用中，VDD為2.7V，甚至1.8V的單片機(jī)也已經(jīng)出現(xiàn)。將來電源電壓還會繼續(xù)下降，降到0.9V，但低于VDD的35%的電平視為邏輯“0”，高于VDD的65%的電平視為邏輯“1”的規(guī)律仍然是適用的。
非門
與非門
與非門工作原理：
①、A、B輸入均為低電平時，1、2管導(dǎo)通，3、4管截止，C端電壓與VDD一致，輸出高電平。
②、A輸入高電平，B輸入低電平時，1、3管導(dǎo)通，2、4管截止，C端電位與1管的漏極保持一致，輸出高電平。
③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出高電平。
④、A、B輸入均為高電平時，1、2管截止，3、4管導(dǎo)通，C端電壓與地一致，輸出低電平。
或非門
或非門工作原理：
①、A、B輸入均為低電平時，1、2管導(dǎo)通，3、4管截止，C端電壓與VDD一致，輸出高電平。
②、A輸入高電平，B輸入低電平時，1、4管導(dǎo)通，2、3管截止，C端輸出低電平。
③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出低電平。
④、A、B輸入均為高電平時，1、2管截止，3、4管導(dǎo)通，C端電壓與地一致，輸出低電平。
注：將上述“與非”門、“或非”門邏輯符號的輸出端的小圓圈去掉，就成了“與”門、“或”門的邏輯符號。而實現(xiàn)“與”、“或”功能的電路圖則必須在輸出端加上一個反向器，即加上一對CMOS管，因此，“與”門實際上比“與非”門復(fù)雜，延遲時間也長些，這一點在電路設(shè)計中要注意。
三態(tài)門
三態(tài)門的工作原理：
當(dāng)控制端C為“1”時，N型管3導(dǎo)通，同時，C端電平通過反向器后成為低電平，使P型管4導(dǎo)通，輸入端A的電平狀況可以通過3、4管到達(dá)輸出端B。
當(dāng)控制端C為“0”時，3、4管都截止，輸入端A的電平狀況無法到達(dá)輸出端B，輸出端B呈現(xiàn)高電阻的狀態(tài)，稱為“高阻態(tài)”。
這個器件也稱作“帶控制端的傳輸門”。帶有一定驅(qū)動能力的三態(tài)門也稱作“緩沖器”，邏輯符號是一樣的。
注：從CMOS等效電路或者真值表、邏輯表達(dá)式上都可以看出，把“0”和“1”換個位置，“與非”門就變成了“或非”門。對于“1”有效的信號是“與非”關(guān)系，對于“0”有效的信號是“或非”關(guān)系。
上述圖中畫的邏輯器件符號均是正邏輯下的輸入、輸出關(guān)系，即對“1”(高電平)有效而言。而單片機(jī)中的多數(shù)控制信號是按照負(fù)有效(低電平有效)定義的。例如片選信號CS(ChipSelect)，指該信號為“0”時具有字符標(biāo)明的意義，即該信號為“0”表示該芯片被選中。因此，“或非”門的邏輯符號也可以畫成下圖。
